企业官网建设流程全解析

企业网站 flash,wordpress 分类 分页,设计师培训多久,网站设计建设流程图datamover实现ddr数据读写操作#xff0c;读写控制部分用verilog编写#xff0c;AXI总线#xff0c;其余连线部分全部在BLOCK design里#xff0c;内置ila及vio控制信号#xff0c;简单明了#xff0c;可提供技术#xff0c;完整工程文件#xff0c;在XC7K325T上可直接…datamover实现ddr数据读写操作读写控制部分用verilog编写AXI总线其余连线部分全部在BLOCK design里内置ila及vio控制信号简单明了可提供技术完整工程文件在XC7K325T上可直接运行直接上干货聊聊怎么在Kintex-7上搞DDR数据搬运。这个项目核心就三块Verilog手搓读写控制器、AXI总线对接、Vivado连线全家桶。实测在XC7K325T开发板跑得飞起ILA抓波形跟玩儿似的。先看Verilog控制器的状态机设计。这玩意儿说白了就是个带节奏的DJ控制DDR的读/写时序切换always (posedge clk) begin case(state) IDLE: if (start_cmd) state DDR_WRITE; DDR_WRITE: if (wlast) state DDR_READ; DDR_READ: if (rlast) state IDLE; endcase end注意这里用wlast和rlast信号当切换条件这是AXI协议自带的传输结束标志。别自己造轮子搞计数器容易翻车。状态机设计得越简单时序越容易收敛。AXI接口部分得按规矩来重点看写通道的处理assign awaddr base_addr write_counter*8; //64位地址递增 assign wdata fifo_rdata; //从FIFO掏数据 assign wvalid (state DDR_WRITE) !fifo_empty;这里有个骚操作——用FIFO做数据缓冲。实测当DDR控制器突发传输时直接怼数据容易卡壳。加个异步FIFO当缓存时钟域切换稳如老狗。Block Design里其实藏着玄机。DDR控制器IP核的AXI接口必须接SmartConnect不然性能直接腰斩。重点检查这几个信号连线sysclk100M 必须接差分时钟aresetn 低电平复位要同步释放c0ddr4act_n 这个灯信号别忘了拉出来调试时看灯比看波形快调试部分才是精髓。VIO控制信号这么接vio_0 vio_inst ( .clk(debug_clk), .probe_in0(ddr_calib_done), //DDR初始化完成 .probe_out0(start_pulse) //手动触发按钮 );ILA抓波形建议同时监控这些信号axi_awready/awvalid 握手情况ddrwrfifo_count 水位线vio_trigger 同步触发条件实测时遇到过坑当DDR4校准未完成就发命令控制器直接装死。解决办法是在状态机加个守卫条件if(ddr_calib_done !user_rst) begin //正常状态流转 end else begin state IDLE; //DDR没准备好就躺平 end工程文件结构长这样├── src│ ├── ddr_ctrl.v //主控模块│ └── axi_interface //AXI协议转换├── bd│ └── system.bd //Vivado连线图└── constraint└── xc7k325t.xdc //管脚约束时序例外最后扔个性能数据256位总线宽度下实测写吞吐跑到3800MB/s读性能略低因为得等DDR的CL周期。想要完整工程的哥们Git仓库已打包好Vivado 2022.1工程直接生成bitstream就能开搞。记住烧录前先插好DDR内存条别问我是怎么知道的...